Chaque émetteur-récepteur haute vitesse comprend deux canaux, un émetteur et un récepteur. L'émetteur et le récepteur sont composés d'une sous-couche de codage physique (PCS, sous-couche de codage si-cal à champ p) et d'une sous-couche supplémentaire de support physique (PMA, physique). sous-couche supplémentaire média) se compose de deux parties.
PCS inclut une implémentation logique de base de fonctions numériques dans des émetteurs-récepteurs compatibles avec les protocoles pris en charge, les canaux de transmission incluent un FIFO de compensation de phase, un sérialiseur d'octets, un encodeur 8B/10B et d'autres modules ; Les canaux de réception incluent un aligneur de mots, un FIFO de correspondance de débit, un décodeur 8B/10B, un désérialiseur d'octets, un séquenceur d'octets, un FIFO de compensation de phase et d'autres modules.
Le PMA comprend des circuits analogiques pour les tampons d'E/S, le CDR, le sérialiseur/désérialiseur (SER/DES), ainsi que la préaccentuation et l'égalisation programmables pour optimiser les performances du chemin de données série.
Lorsque le canal émetteur-récepteur de l'appareil fonctionne, les données parallèles de sortie dans l'architecture FPGA sont transmises via l'émetteur PCS et PMA, puis converties en données série et envoyées. Les données série d'entrée reçues sont transmises au FP dans un format de données série via le traitement du récepteur PMA et PCS pour effectuer l'étape suivante du traitement.